UnivIS
Informationssystem der Friedrich-Alexander-Universität Erlangen-Nürnberg © Config eG 
FAU Logo
  Sammlung/Stundenplan    Modulbelegung Home  |  Rechtliches  |  Kontakt  |  Hilfe    
Suche:      Semester:   
 
 Darstellung
 
Druckansicht

 
 
Modulbeschreibung (PDF)

 
 
 Außerdem im UnivIS
 
Vorlesungs- und Modulverzeichnis nach Studiengängen

Vorlesungsverzeichnis

 
 
Veranstaltungskalender

Stellenangebote

Möbel-/Rechnerbörse

 
 
Säule der systemorientierten Vertiefungsrichtungen >>

Digitaler Schaltungsentwurf mit VHDL (VHDL-RA)5 ECTS
(Prüfungsordnungsmodul: Vertiefungsmodul Rechnerarchitektur)

Modulverantwortliche/r: Marc Reichenbach
Lehrende: Marc Reichenbach, Dietmar Fey


Startsemester: SS 2014Dauer: 1 Semester
Präsenzzeit: 60 Std.Eigenstudium: 90 Std.Sprache: Deutsch

Lehrveranstaltungen:


Inhalt:

Vorlesung:

  • Hardware-Entwurf in VHDL

  • Hardware-Design-Flow (Synthese für ASIC und FPGA)

  • Simulation

  • Synthesefähige VHDL-Beschreibungen

  • Grundschaltungen der Rechnerarchitektur in VHDL (für ASIC und FPGA)

  • Hardware-Debugging

  • Einführung in Verifikations-Techniken

Übung:

  • Vertiefung der theoretischen Inhalte der Vorlesung

  • schrittweiser Entwurf eines CORDIC-Prozessors mit Hilfe von aktuellen Entwurfswerkzeugen

  • Implementierung und Test auf FPGA-Board

Lernziele und Kompetenzen:

Die Studierenden

  • erwerben fundierte Kenntnisse im Architektur-Aufbau mit Hilfe der Hardware-Berschreibungssprache VHDL

  • erlernen den Umgang mit aktuellen Entwicklungs- und Simulationsumgebungen

  • erlernen wichtige VHDL-Entwurfs-Prinzipien für die Realisierung synthesefähiger Schaltungen für ASICs und FPGAs

  • erhalten eine Einführung in praxisrelevante Verifikationstechniken

  • vertiefen und erproben in den Übungen die theoretisch behandelten Inhalte der Vorlesung anhand praktischer Beispiele

Literatur:

  • Lehrbuch: VHDL-Synthese, Reichardt
  • Lehrbuch: The Designer's Guide to VHDL, Ashenden


Verwendbarkeit des Moduls / Einpassung in den Musterstudienplan:

  1. Informatik (Master of Science)
    (Po-Vers. 2010 | Wahlpflichtbereich | Säule der systemorientierten Vertiefungsrichtungen | Vertiefungsmodul Rechnerarchitektur)
Dieses Modul ist daneben auch in den Studienfächern "Informatik (Bachelor of Science)" verwendbar. Details

Studien-/Prüfungsleistungen:

Digitaler Schaltungsentwurf mit VHDL (Prüfungsnummer: 641372)
Prüfungsleistung, mehrteilige Prüfung, benotet
Anteil an der Berechnung der Modulnote: 100.0 %
weitere Erläuterungen:
30-minütige mündliche Prüfung + erfolgreiche Ausführung von Übungsaufgaben (verpflichtend)

Erstablegung: SS 2014, 1. Wdh.: WS 2014/2015
1. Prüfer: Dietmar Fey

UnivIS ist ein Produkt der Config eG, Buckenhof